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라디오 전자 및 전기 공학의 백과사전 주파수 합성기 이론의 기초. 무선 전자 및 전기 공학 백과사전
소개 PLL(Phase-Locked Loop)은 널리 사용되는 원본 노드로 일부 회사에서 별도의 IC로 생산합니다. PLL은 위상 검출기, 증폭기 및 전압 제어 발진기(VCO)를 포함하며 아날로그 및 디지털 기술의 조합입니다. 톤 디코딩, AM 및 FM 복조, 주파수 곱셈, 주파수 합성, 잡음이 있는 조건에서의 신호 클로킹(예: 자기 녹음) 및 신호 복구를 위한 PLL의 응용 프로그램을 간략하게 살펴보겠습니다. 부분적으로는 개별 구성 요소에 PLL을 구현하는 어려움과 부분적으로는 PLL이 충분히 안정적으로 작동할 수 없다는 믿음에 기반한 전통적인 안티 PLL 편향이 있습니다. 그러나 현재 많은 수의 저렴하고 사용하기 쉬운 PLL 장치가 등장하면서 광범위한 사용에 대한 첫 번째 장애물이 빠르게 제거되었습니다. PLL이 적절하게 설계되고 한계까지 사용된다면 연산 증폭기나 플립플롭만큼 신뢰할 수 있는 회로 요소입니다.
고전적인 PLL 회로는 그림 1에 나와 있습니다. 위상 검출기는 두 입력 신호의 주파수를 비교하고 위상 불일치를 측정하는 출력 신호를 생성합니다(예: 주파수가 다른 경우 주기적 차이 주파수 출력이 생성됨). 주파수 fin과 fgoon이 서로 같지 않으면 필터링 및 증폭 후 위상 오류 신호가 VCO에 영향을 주어 주파수 fgoon을 fin에 더 가깝게 만듭니다. 일반 모드에서 VCO는 주파수 핀을 빠르게 "고정"하여 입력 신호에 대해 일정한 위상 편이를 유지합니다. 필터링 후 위상 검출기의 출력은 DC 전압이고 VCO의 제어 신호는 입력 주파수의 측정이므로 PLL이 FM 감지 및 톤 디코딩(디지털 전화에서 회선 전송). VCO 출력은 주파수 핀이 있는 신호를 생성합니다. 동시에 간섭의 영향을 받을 수 있는 신호 핀의 "정리된" 복사본입니다. VCO의 출력 주기 신호는 임의의 모양(삼각형, 사인파 등)을 가질 수 있으므로 입력 펄스 시퀀스와 동기화된 사인파 신호를 형성할 수 있습니다. 종종 PLL 회로는 VCO의 출력과 위상 검출기 사이에 연결된 모듈식 카운터를 사용합니다. 이 카운터를 사용하면 팩스 입력 기준 주파수의 배수인 주파수를 얻을 수 있습니다. 이것은 주전원 간섭을 억제하기 위해 통합 변환기(XNUMX단 또는 전하 균형 포함)에서 주 주파수의 배수인 클록 펄스를 생성하는 데 편리합니다. 유사한 계획을 기반으로 주파수 합성기도 구축됩니다. PLL 장치 구성 요소 위상 검출기. 현재 유형 1 및 유형 2라고도 하는 두 가지 주요 위상 검출기 유형이 있습니다. 유형 1 검출기는 아날로그 또는 디지털 구형파 신호에서 작동하는 반면 유형 2 검출기는 디지털 스위칭(에지)에서 작동합니다. 유형 1 대표는 IC565(선형) 및 4044(TTL), 유형 2-4046(CMOS)입니다. 가장 간단한 유형 1(디지털) 위상 검출기는 XOR 게이트이며, 그 회로는 그림 2에 나와 있습니다. 같은 그림은 듀티 사이클이 50%인 입력 직사각형 신호의 위상차에 대한 검출기의 출력 전압(저역 통과 필터링 후)의 의존성을 보여줍니다. 유형 1(선형) 위상 검출기는 "균형 혼합기"라고도 하는 "XNUMX제곱" 승수를 기반으로 하지만 유사한 위상 특성을 가지고 있습니다. 이 유형의 위상 검출기는 매우 선형적이며 동기 검출에 사용됩니다.
유형 2 위상 검출기는 그림 3과 같이 VCO 출력 신호와 입력 신호 에지의 상대적 위치에만 민감합니다. VCO 출력 신호의 에지가 기준 신호의 상승 전 또는 후에 나타나는지 여부에 따라 위상 비교기의 출력은 각각 리드 또는 지연 펄스를 생성합니다.
그림과 같이 이러한 펄스의 지속 시간은 해당 신호의 에지 사이의 시간 간격과 같습니다. 리드 또는 지연 펄스의 동작 동안 출력 회로는 각각 전류를 배출하거나 제공하며 출력에서 얻은 평균 전압은 그림 4와 같이 위상차에 따라 달라집니다. 이 회로의 작동은 입력 신호의 듀티 사이클과 완전히 독립적입니다(위에서 설명한 유형 1 위상 비교기 회로와 대조적으로). 또 다른 장점은 입력 신호가 동기화될 때 출력이 전혀 없다는 것입니다. 이는 출력에 "리플"이 없음을 의미하며, 이는 유형 1 위상 검출기에서 주기적인 위상 변조를 유발합니다.
다음은 두 가지 주요 위상 검출기 유형의 비교 특성입니다. 표 1
이 두 가지 유형의 위상 검출기 사이에는 또 다른 차이점이 있습니다. 유형 1 감지기의 출력은 항상 제어 루프에서 후속 필터링이 필요합니다(자세한 내용은 아래 참조). 따라서 유형 1 검출기 PLL에서 루프 필터는 저역 통과 필터 역할을 하여 전체 진폭 논리 신호를 평활화합니다. 이 경우 잔류 맥동이 항상 존재하며 그 결과 주기적 위상 진동이 발생합니다. PLL이 주파수 곱셈 또는 합성에 사용되는 회로에서 이는 출력 신호의 "측면 위상 변조"를 초래합니다. 대조적으로 유형 2 검출기는 기준 신호와 VCO 신호 사이에 위상 불일치가 있는 경우에만 출력 펄스를 생성합니다. 불일치가 없으면 검출기 출력은 개방 회로로 동작하고 루프 필터 커패시터는 VCO가 필요한 주파수를 유지하는 전압을 저장하는 저장 장치로 작동합니다. 기준 신호의 주파수가 변경되면 위상 검출기는 VCO를 다시 동기화하는 데 필요한 새 전압으로 커패시터를 충전(또는 방전)하는 일련의 짧은 펄스를 생성합니다. 전압 제어 발전기. 위상 고정 루프 시스템의 중요한 구성 요소는 위상 검출기의 출력에서 주파수를 제어할 수 있는 발진기입니다. 일부 PLL IC에는 565 라인 요소 및 4046 CMOS 요소와 같은 VCO가 포함되어 있으며 4024(위에서 언급한 4044 TTL 위상 검출기 외에) 또는 다양한 74xx 시리즈 TTL 요소( 예: , 74S124 및 74LS324-327). VCO의 또 다른 흥미로운 클래스는 사인파 출력(8038, 2206 등)이 있는 발진기입니다. 왜곡된 입력 신호로 순수한 사인파를 생성합니다. 표 2는 다양한 VCO에 대한 요약을 제공합니다. 표 2
VCO 주파수는 논리 회로의 제한을 받지 않습니다. 예를 들어, 버랙터(가변 커패시턴스 다이오드)가 있는 무선 주파수 생성기를 사용할 수 있습니다(그림 5).
이에 대해 자세히 설명하지 않고 반사 클라이스트론을 기반으로 하는 마이크로파(GHz) 발생기도 사용할 수 있습니다. 이 발전기는 반사기의 전압을 변경하여 조정됩니다. 당연히 이러한 유형의 발진기가 있는 PLL 장치에는 RF 위상 검출기가 포함되어야 합니다. PLL 시스템은 VCO가 전압 대 주파수에서 너무 선형일 필요가 없습니다. 그러나 상당한 비선형성으로 인해 전송 계수는 주파수에 따라 변하고 더 큰 안정성 여유가 제공되어야 합니다. PLL 디자인 제어 루프 닫기. 위상 검출기의 출력에서 입력 신호와 기준 신호 사이의 위상 차이의 존재와 관련된 오류 신호가 생성됩니다. VCO 입력 전압은 주파수를 제어합니다. 폐쇄 제어 루프를 생성하려면 연산 증폭기가 있는 회로에서와 같이 특정 이득을 갖는 피드백 회로로 이를 덮는 것으로 충분할 수 있습니다. 그러나 여기에는 한 가지 중요한 차이점이 있습니다. 기존 회로에서 피드백에 의해 제어되는 양은 오류 신호를 생성하기 위해 측정된 양과 동일하거나 적어도 비례합니다. 예를 들어 증폭기에서 출력 전압이 측정되고 그에 따라 입력 전압이 조정됩니다. 통합은 PLL 시스템에서 발생합니다. 위상을 측정하고 주파수에 따라 작동하며 위상은 주파수의 적분입니다. 그 결과 제어 루프에서 90° 위상 편이가 발생합니다. 루프 피드백 경로에 도입된 적분기가 추가로 90°의 위상 지연을 도입하기 때문에 전체 루프 게인이 90인 주파수에서 자체 여기가 발생할 수 있습니다. 가장 간단한 해결책은 전체 루프 게인이 XNUMX에 가까운 주파수에서 적어도 위상 지연을 제공하는 다른 모든 요소를 회로에서 제외하는 것입니다. 결국 연산 증폭기는 거의 전체 주파수 범위에서 XNUMX° 위상이 다르며 여전히 잘 작동합니다. 이것은 문제를 해결하기 위한 첫 번째 접근 방식이며 그 결과 소위 "XNUMX차 윤곽선"이 생성됩니다. 위의 PLL 블록 다이어그램과 유사하지만 저역 통과 필터가 없습니다. 이러한 2차 시스템은 많은 경우에 사용되지만 필요한 "플라이휠" 속성, 즉 입력 신호의 노이즈나 변동을 부드럽게 하는 속성이 없습니다. 또한, 위상 검출기의 출력은 VCO를 직접 제어하기 때문에 VCO 출력 신호와 기준 신호 사이의 일정한 위상 관계는 XNUMX차 루프에서 유지될 수 없다. 불안정성을 방지하기 위한 XNUMX차 루프는 피드백 루프에 추가 저역 통과 필터를 포함합니다. 이로 인해 스무딩 속성이 발생하고 캡처 범위가 좁아지고 캡처 시간이 길어집니다. 또한 아래에 표시되는 것처럼 유형 XNUMX 위상 검출기가 있는 XNUMX차 루프는 기준 신호와 VCO 출력 간의 위상 차이가 XNUMX인 동기화를 제공합니다. XNUMX차 루프는 거의 모든 곳에서 사용됩니다. 대부분의 애플리케이션에서 PLL 시스템이 출력 신호 위상의 작은 변동을 제공해야 하고 메모리 또는 "플라이휠" 속성이 있어야 하기 때문입니다. XNUMX차 회로는 낮은 주파수에서 높은 이득을 허용하므로 안정성이 향상됩니다(피드백 증폭기와 유사). 이제 PLL을 사용하는 예를 살펴보겠습니다. 주파수 승수. 개발 사례. PLL 시스템은 주파수가 입력 주파수의 배수인 신호를 생성하는 데 자주 사용됩니다. 주파수 합성기에서 출력 주파수는 정수 n에 안정화된 저주파 기준 신호(예: 1Hz)의 주파수를 곱하여 얻습니다. 숫자 n은 디지털 형식으로 설정되며, 동조 가능 숫자 생성기는 컴퓨터에서 제어할 수 있습니다. 좀 더 평범한 경우에는 이 장치에서 이미 사용 가능한 일부 기준 주파수와 동기화된 클록 주파수를 생성하기 위해 PLL 장치를 사용할 수 있습니다. 예를 들어 61,440단 ADC에 7,5kHz의 클록 신호가 필요하다고 가정합니다. 이 주파수에서 초당 4096회 측정값을 얻습니다. 첫 번째 단계는 4096 클록 사이클 동안 지속되며(XNUMX단계 ADC에서 이 단계의 지속 시간은 일정함을 상기하십시오) 두 번째 단계의 최대 지속 시간은 XNUMX 사이클입니다. PLL 회로의 특징은 주파수 61,440kHz의 클록 신호를 60Hz(61,440=60x1024)의 주전원 주파수와 동기화할 수 있다는 것입니다. 이를 통해 컨버터 입력에서 주전원 노이즈를 완전히 억제할 수 있습니다. VCO 출력과 위상 검출기 사이에 연결된 추가 카운터(n에 의한 주파수 분할기)가 포함된 표준 PLL 회로(그림 6)를 먼저 살펴보겠습니다.
다이어그램은 회로의 각 기능 요소의 전달 계수를 보여주므로 안정성을 계산하는 데 도움이 됩니다. 우리는 특히 위상 검출기가 위상을 전압으로 변환하고 VCO가 차례로 전압을 시간에 대한 위상의 미분, 즉 주파수로 변환한다는 점에 주목합니다. 따라서 위상을 입력 변수로 고려하면 VCO가 적분기 역할을 한다고 생각할 수 있습니다. 고정 오류 입력 전압은 VCO 출력에서 선형적으로 증가하는 위상 오류를 유발합니다. 저역 통과 필터와 n에 의한 주파수 분할기는 XNUMX보다 작은 이득을 가집니다. 안정성 및 위상 이동 그림 7은 XNUMX차 PLL의 안정성을 평가할 수 있는 보드 다이어그램을 보여줍니다.
VCO는 시간 상수가 1/f이고 위상 지연이 90°인 적분기로 작동합니다(즉, 시간 상수는 1/jw에 비례하고 커패시터는 전류 소스에 의해 충전됨). 위상 마진(회로의 전체 이득이 180이 되는 주파수에서 1°과 위상 편이의 차이)을 만들기 위해 저역 통과 필터의 커패시터와 저항을 직렬로 연결하고, 일부 주파수에서 안정성 파괴 방지(전달 함수의 "6" 도입). VCO와 필터 특성을 결합하면 그림에 표시된 전체 루프 이득에 대한 보드 다이어그램이 제공됩니다. 기울기가 XNUMXdB/옥타브인 한(단위 게인 영역에서) 루프는 안정적입니다. 이것은 리드-래그 저역 통과 필터를 사용하고 특성을 올바르게 선택함으로써 달성됩니다(또한 연산 증폭기의 리드-래그 위상 보상 회로에서). 다음 섹션에서는 이것이 어떻게 수행되는지 보여줍니다. 전달 계수 계산 그림 8은 61Hz의 주파수 합성기에 대한 PLL 회로를 보여줍니다. 위상 검출기 및 VCO는 440 유형 CMOS IC를 기반으로 하는 PLL의 일부입니다.
이 회로에서는 전면에서 작동하는 위상 검출기 버전이 사용되지만 IC 4046에는 두 가지 옵션이 있습니다. 회로의 출력은 Ucc 또는 0V 레벨의 펄스 신호를 제공하는 한 쌍의 펄스 CMOS 트랜지스터에 의해 형성됩니다.사실 위상 오류 펄스의 순간을 제외하고 출력 저항이 높은 상태입니다. 0V 및 Ucc의 제어 전압 레벨로 설정되는 최대 및 최소 VCO 주파수는 정격 데이터에 따라 저항 R1 및 R2와 커패시터 C1을 선택하여 결정됩니다. 요소 4046에 대한 기술 데이터에서 회로의 중요한 단점인 공급 전압의 안정성에 대한 높은 감도를 결정할 수 있습니다. 윤곽의 다른 요소 선택은 PLL의 표준 절차에 따라 수행됩니다. VCO 범위가 선택되면 시스템의 매우 중요한 부분인 저역 통과 필터를 설계하는 일만 남습니다. 전체 제어 루프의 이득을 계산하는 것으로 시작하겠습니다. 표 3은 개별 구성 요소에 대한 계산 공식을 보여줍니다(그림 6에 따름). 표 3. PLL 이득 계산 주파수 f와 원형 주파수 w 또는 헤르츠를 킬로헤르츠와 혼동하지 않고 신중하게 계산해야 합니다. 지금까지는 계수 Kj만 결정하지 않았습니다. 루프의 전체 이득에 대한 표현식을 작성하여 결정할 수 있지만 먼저 VCO가 적분기임을 기억하고 다음을 작성하십시오.
따라서 전체 이득은
이제 이득이 XNUMX이 되는 주파수를 선택합니다. 단일 전송 주파수는 루프가 입력 주파수의 변화를 적절하게 추적할 수 있을 만큼 충분히 높지만 입력 신호의 노이즈와 스파이크를 부드럽게 할 수 있을 만큼 낮게 선택하는 것입니다. 예를 들어, 입력 FM 신호를 복조하거나 일련의 고속 톤을 디코딩하도록 설계된 PLL 시스템은 빨라야 합니다(FM 신호의 경우 루프 대역폭은 입력 신호와 일치해야 합니다. 즉, 최대 변조 주파수와 같아야 합니다. 톤 디코딩의 경우 시간 상수 루프는 톤의 지속 시간보다 작아야 합니다. 반면, 이 시스템은 안정적이거나 천천히 변화하는 입력 주파수의 특정 값을 추적하도록 설계되었기 때문에 단일 전송률이 낮아야 합니다. 이렇게 하면 출력에서 위상 "노이즈"가 감소하고 입력에서 간섭 및 글리치에 둔감해집니다. 필터 커패시터가 전압을 저장하여 VCO가 계속해서 필요한 출력 주파수를 생성하도록 하므로 입력 신호가 잠시 중단되더라도 거의 눈에 띄지 않습니다. 말한 내용을 고려하여 단일 전송 f의 주파수를 선택합니다.2 2Hz 또는 12,6rad/s와 동일합니다. 이것은 기준 주파수보다 훨씬 낮고 주전원 주파수 편차가 이 값을 초과할 가능성은 거의 없습니다(전기 에너지는 기계적 관성이 큰 대형 발전기에서 생성됨을 기억하십시오). 저역 통과 필터 특성의 중단점("XNUMX")은 원칙적으로 f보다 작은 주파수에서 선택됩니다.2 충분한 위상 마진을 제공하는 3-5배. 단순 RC 회로의 위상 변이는 0~90의 주파수 범위에서 0,1~10°로, 변위는 3°인 -45dB("극점")의 주파수와 관련이 있습니다. 따라서 0,5Hz 또는 3,1rad/s와 동일한 영 주파수를 선택하겠습니다(그림 9). 중단점 f1은 시간 상수 R4C2를 결정합니다. R4C2=1/2pf1. 먼저 C2=1uF 및 R4=330kOhm을 수락하겠습니다. 이제 주파수 f에서의 전송 계수가 3과 같다는 조건에서 저항 RXNUMX의 값을 선택하는 것만 남아 있습니다.2. 이 작업을 수행하면 R3 \u4,3d XNUMXMΩ임을 알 수 있습니다.
운동. 필터 구성 요소를 선택한 상태에서 f2=2,0Hz에서 이득이 실제로 1,0인지 확인합니다. 때로는 필터 매개 변수의 얻은 값이 불편하여 다시 계산하거나 단위 게인 주파수를 약간 이동해야 합니다. 이 값은 CMOS PLL에 대해 허용됩니다(일반적인 VCO 입력 저항은 1012 Ohm) 및 바이폴라 트랜지스터의 PLL(예: 유형 4044)의 경우 연산 증폭기를 사용하여 저항을 일치시켜야 할 수도 있습니다. 이 예에서 필터의 설계를 단순화하기 위해 유형 2 에지 전환 위상 검출기가 사용되었습니다. 이 솔루션은 높은 수준의 네트워크 간섭으로 인해 실제로 최선이 아닐 수 있습니다. 아날로그 입력 회로를 신중하게 선택하면(예: Schmitt 트리거를 사용할 수 있음) 우수한 회로 성능을 얻을 수 있습니다. 그렇지 않으면 XOR 유형 1 위상 검출기를 사용하는 것이 좋습니다. 시행 착오 방법 전자 회로를 설계하는 기술이 회로가 작동할 때까지 필터 매개변수를 변경하는 것인 사람들이 있습니다. 독자가 그들 중 하나라면 그는 이 문제에 대한 접근 방식을 바꿔야 합니다. 아마도 그런 개발자들 때문에 PLL 시스템에 대한 평판이 좋지 않아 자세한 계산을 하게 되었습니다. 그럼에도 불구하고 시행 착오 방법을 사용하여 개발자를 도우려고 노력합시다. R3C2는 윤곽의 평활화 시간과 비율 R4 / R3 - 감쇠, 즉 주파수 호핑 중 과부하가 없음을 결정합니다. R4=0,2R3부터 시작하는 것이 좋습니다. 비디오 터미널용 클록 생성 60Hz의 주전원 주파수와 동기화된 고주파 발생기는 영숫자 컴퓨터 단말 장비에서 클록 신호를 생성하는 데 성공적으로 사용할 수 있습니다. 비디오 디스플레이 정보의 표준 출력 속도는 30초당 1프레임입니다. 네트워크 간섭은 거의 항상 존재하기 때문에 작더라도 이미지가 느린 "롤링"을 경험하기 시작합니다. 이것은 주 주파수와 디스플레이의 수직 채널 사이에 정확한 동기화가 없는 경우에 발생합니다. 이 문제를 해결하는 좋은 방법은 PLL 시스템을 사용하는 것입니다. 이것은 고주파 VCO(약 15MHz의 주파수, 60Hz의 배수)를 사용해야 하며, 이 주 고주파 클록 시퀀스를 나누어 얻은 신호를 사용하여 각 문자, 라인 길이 및 프레임의 라인 수. PLL 캡처 및 추적 분명히 PLL은 입력 신호가 피드백 신호의 허용 범위를 벗어나지 않는 한 동기화 상태를 유지합니다. 흥미로운 질문은 시스템의 동시성으로의 초기 진입입니다. 초기 주파수 불일치는 위상 검출기의 출력에서 주기적인 차이 주파수 신호를 생성합니다. 필터링 후 리플이 감소하고 일정한 오류 신호가 나타납니다. 캡처 프로세스. 질문에 대한 대답은 그렇게 간단하지 않습니다. 저주파에서 오류 신호의 감쇠가 없기 때문에 1차 제어 시스템은 항상 동기화됩니다. XNUMX차 루프는 위상 검출기의 유형과 저역 통과 필터의 대역폭에 따라 동기화되거나 동기화되지 않을 수 있습니다. 또한 XOR 유형 XNUMX 위상 검출기는 필터 시정수에 따라 제한된 획득 대역폭을 갖습니다. 이 상황은 특정 주파수 범위에서만 동기화를 수행해야 하는 PLL 시스템을 구축해야 하는 경우에 사용할 수 있습니다. 잠금 프로세스는 다음과 같습니다. 위상 오류 신호로 인해 VCO 주파수가 기준 주파수에 접근하면 오류 파형이 더 느리게 변경되며 그 반대의 경우도 마찬가지입니다. 이 신호는 비대칭이므로 fgun이 fop에 접근하는 주기 부분에서 느린 변화가 발생합니다. 결과적으로 10이 아닌 평균 DC 전압은 PLL을 잠금 모드로 전환합니다. VCO 입력 전압은 그림 XNUMX과 같이 캡처 프로세스 중에 변경됩니다. 차트의 마지막 스파이크(오버슈트)를 확인하십시오. 그 이유는 매우 흥미롭다. VCO 주파수가 필요한 값(VCO 입력의 전압 레벨으로 표시됨)에 도달하더라도 공통 모드가 없는 것으로 판명될 수 있으므로 시스템이 반드시 잠금 상태에 들어갔다는 의미는 아닙니다. 이로 인해 커브가 오버슈트될 수 있습니다. 각 경우에 캡처 프로세스가 다르게 발생한다는 것은 분명합니다.
캡처 및 추적 스트립 유형 1 XOR 위상 검출기를 사용하는 경우 수집 대역폭은 저역 통과 필터의 시간 상수에 의해 제한됩니다. 초기 주파수 차이가 크면 불일치 신호가 필터에 의해 감쇠되어 캡처가 절대 발생할 수 없기 때문에 이는 의미가 있습니다. 분명히 저역 통과 필터의 시간 상수를 늘리면 캡처 대역이 좁아지며 이는 루프 게인을 줄이는 것과 같습니다. 전선을 따라 작동하는 위상 검출기에는 그러한 제한이 없다는 것이 밝혀졌습니다. 두 가지 유형의 회로에 대한 추적 대역폭은 VCO 제어 전압 범위에 따라 다릅니다. PLL 시스템 사용의 몇 가지 예 우리는 이미 주파수 합성기와 주파수 배율기에서 PLL의 사용을 언급했습니다. 후자의 경우 고려한 예에서 볼 수 있듯이 PLL을 사용하는 것이 편리하므로 PLL의 사용에 대해 의심의 여지가 없습니다. 간단한 곱셈기(즉, 디지털 시스템의 고주파수 클록)는 기준 신호 변동에 문제가 없으며 XNUMX차 시스템을 아주 잘 사용할 수 있습니다. 다양한 사용 영역의 관점에서 흥미로운 PLL의 일부 응용 프로그램을 살펴보겠습니다. FM 신호 감지 주파수 변조를 사용하면 정보 신호의 변화에 비례하여 반송파 신호의 주파수를 변경하여 정보를 인코딩합니다. 변조된 정보를 복구하는 방법에는 위상 검출기 또는 PLL을 사용하는 두 가지 방법이 있습니다. 여기서 "검출"이라는 용어는 복조 방법을 가리킨다. 가장 간단한 경우 PLL은 들어오는 신호와 동기화됩니다. VCO에 적용되고 해당 주파수를 제어하는 전압은 입력 주파수에 비례하므로 필요한 복조 신호입니다(그림 11). 이러한 시스템에서 필터 대역폭은 변조된 신호가 통과할 수 있도록 충분히 넓게 선택해야 합니다. 즉, 재구성된 신호의 범위에 비해 PLL 응답 시간이 짧아야 합니다. PLL에는 통신 채널을 통해 전송되는 신호가 공급되지 않아야 합니다. 여기에서 주파수를 변환할 때 수신기의 믹서에서 얻은 "중간 주파수"를 사용할 수 있습니다. 이 FM 감지 방법은 오디오 주파수에서 왜곡을 피하기 위해 고도로 선형적인 VCO가 필요합니다.
두 번째 FM 검출 방법은 PLL이 아닌 위상 검출기만 사용합니다. 원리는 그림 12에 설명되어 있습니다. 원래 입력 신호와 동일한 위상 편이 신호가 특정 전압이 나타나는 출력에서 위상 검출기에 적용됩니다.
위상 변이 회로는 주파수에 따라 선형으로 위상 변이를 변경합니다(일반적으로 공진 LC 회로에서 수행됨). 따라서 복조기 출력 신호는 출력 주파수에 선형적으로 의존합니다. 이 기술을 "이중 평형 구적 FM 검출"이라고 합니다. 중간 주파수 증폭기/검출기 경로(예: CA3089 유형)를 구현하기 위해 많은 IC에서 사용됩니다. AM 신호 감지 출력 신호와 진폭-고주파 신호의 순시값 사이에 비례를 제공하는 방법을 고려합시다. 일반적으로 이를 위해 교정이 사용됩니다(그림 13).
그림 14는 PLL "("호모다인 검출 방법")을 사용한 원래의 방법을 보여줍니다. PLL 시스템은 변조된 반송파의 주파수와 동일한 주파수의 직사각형 펄스를 생성합니다. 입력 신호에 PLL의 출력 신호를 곱한 후, 일종의 전파 정류가 얻어진 다음 변조된 엔벨로프를 얻기 위해 저역 통과 필터로 나머지 반송파 주파수만 제거하면 됩니다. XOR 위상 검출기를 사용하는 경우 출력 신호는 90°입니다. 따라서 PLL과 승수 사이에 위상 편이가 90°인 위상 편이 회로를 포함해야 합니다.
클록 동기화 및 신호 복구. 디지털 신호 전송 시스템에서 정보는 통신 채널을 통해 직렬 형식으로 전송됩니다. 이 정보는 본질적으로 디지털이거나 펄스 코드 변조(PCM)의 경우와 같이 아날로그 정보의 디지털 등가물일 수 있습니다. 자기 테이프 또는 디스크에서 디지털 정보를 디코딩할 때도 유사한 상황이 발생합니다. 두 경우 모두 간섭 또는 변경 펄스의 주파수(예: 테이프 풀로 인해)가 발생하고 들어오는 정보 주파수와 동일한 주파수의 왜곡되지 않은 클록 신호를 얻어야 합니다. 이 애플리케이션에서는 PLL 시스템이 권장됩니다. 저역 통과 필터는 예를 들어, 소음과 픽업을 제거하는 데만 도움이 되지만 테이프 속도의 느린 변화는 추적할 수 없습니다. 문학:
저자: Paul Horowitz, Harvard University, Winfield Hill. 간행물: N. Bolshakov, rf.atnn.ru
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