1. 로직 스위칭 전류

논리 상태를 변경할 때 대부분의 디지털 장치에서 클록 신호 바로 앞에 오는 큰 돌입 전류가 발생한다는 것은 비밀이 아닙니다(그림 1).

예를 들어, 100MHz에서 실행되고 평균 약 4A를 소모하는 회로는 클록 시퀀스의 처음 몇 나노초 동안 실제로 20A의 전류가 필요할 수 있습니다. (논리 상태를 변경할 때 큰 전류가 발생하는 이유는 B. Carter "인쇄 회로 기판 레이아웃 기술"의 기사, elart.narod.ru/articles/article11/article11.htm - 번역가의 메모에서 고려됩니다.)

분명히 20A 소스에서 이 회로에 전원을 공급하면 제품의 크기와 비용이 증가합니다. 덜 명확하지만 리드 와이어, PCB 트레이스 및 구성 요소 리드의 기생 직렬 인덕턴스는 대형 전원 공급 장치가 순간적인 전류 변화에 신속하게 응답하는 것을 불가능하게 만들 수 있습니다. 반면에 소스의 부하 용량이 충분하지 않으면 전원 및 접지 레일에서 불안정한 전압 강하가 발생합니다. 이 현상은 일반적으로 고주파 노이즈로 나타납니다.

2. 축전 소자로서의 커패시터의 적용

디커플링 커패시터를 사용하면 낮은 임피던스(즉, RF 전류에 대한 낮은 인덕턴스) 전류 경로를 사용하는 소비자 간에 작동 전류를 분배할 수 있습니다. 실제로 이는 디커플링 커패시터가 디지털 구성 요소에 직접 서비스를 제공하고 전원 공급 장치가 이를 재충전하는 것을 의미합니다. 실행 가능하고 성공적인 디커플링 회로를 생성하는 핵심은 사용된 커패시터의 올바른 선택과 연결 회로의 올바른 배선입니다.

커패시터를 디커플링 요소로 사용하려면 커패시터 작동 방식의 기본 사항을 이해해야 합니다. 그림 2a는 이상적인 커패시터, 즉 전하를 축적 및 저장하고 방출하기 위한 커패시턴스를 보여줍니다. 그림 3은 이상적인 커패시터 임피던스의 주파수 의존성을 보여줍니다. 주파수가 증가함에 따라 값이 단조롭게 감소합니다. 디지털 시스템에서 지배적인 잡음은 고주파 잡음(>50MHz)이므로 고주파에서의 임피던스 감소는 전력 디커플링에 매우 적합합니다.

불행히도 실제 커패시터의 동작은 그렇게 간단하지 않습니다. 그 모델은 그림 2b에 나와 있습니다. 실제 커패시터의 물리적 설계에는 등가 직렬 저항(ESR)과 등가 직렬 인덕턴스(ESL)가 포함됩니다. 또한 실제 커패시터에는 누설 저항이 있습니다. 이러한 기생 효과의 합은 임피던스의 주파수 의존성 특성을 변화시킵니다(그림 3).

임피던스 의존성의 가장 낮은 지점은 자체 공진 주파수로 알려져 있습니다. 설계자는 종종 시스템의 작동 주파수에 가까운 고유 공진 주파수를 가진 커패시터를 찾으려고 합니다. 그러나 실제 커패시터의 매개변수는 100MHz를 초과하는 클록 주파수에서 이러한 선택을 비실용적으로 만듭니다. 기억해야 할 중요한 규칙: 디커플링 커패시터는 해당 주파수에서 임피던스가 충분히 낮게 유지되는 한 자체 공진 주파수보다 낮은 주파수에서 사용할 수 있습니다..

커패시터의 등가 직렬 저항 양단의 전압 강하는 커패시터를 통해 흐르는 전류에 비례합니다. 공급 전압을 안정적으로 유지하는 것이 중요하므로 디커플링 회로에는 ESR이 낮은(즉, 200mΩ 미만) 커패시터를 사용하는 것이 바람직합니다. 등가 직렬 인덕턴스는 커패시터가 전류 변화에 얼마나 빨리 반응하는지를 결정합니다. ESL 값이 낮은 커패시터는 고주파 디커플링 회로에 매우 중요한 전류 흐름의 변화에 ​​더 빠르게 반응합니다. 매개변수로서 ESR이 더 광범위하게 기술되고 연구되지만 ESL이 아마도 더 중요할 것입니다. 표 1에 나열된 모든 표면 실장 커패시터는 ESL 값이 상당히 낮습니다.

표준 크기	ESL 분(nH)	ESL 최대(nH)
0402	0,54	1,90
0603	0,54	1,95
0805	0,70	1,94
1206	1,37	2,26
1210	0,61	1,55
1812	0,91	2,25
방사형 리드 포함	6,0	15,0
축 방향 리드 포함	12,0	20,0

유형 I 유전체 재료를 사용하는 커패시터는 시간과 온도에 따라 성능이 저하되지 않지만 유전 상수 값이 낮기 때문에 디커플링 구성 요소로 사용하는 것이 비효율적입니다. 유형 II 재료(예: X7R)를 사용하는 커패시터는 우수한 장기 안정성(10년 동안 10% 손실), 열 성능 및 높은 유전 상수로 인해 더 나은 선택입니다. 유형 III 재료는 가장 높은 유전 상수와 열악한 온도 성능(극한 온도에서 50~75% 손실) 및 열악한 장기 안정성(20년 동안 10% 손실)을 가지고 있습니다. 널리 사용되는 유전체 중에서 다층 세라믹 및 합성 물질은 등가 직렬 인덕턴스와 저항이 작습니다. 세라믹 커패시터는 더 쉽게 접근할 수 있습니다. 탄탈 커패시터는 일반적인 저주파 디커플러로 자주 사용되지만 로컬 디커플링에는 적합하지 않습니다.

표 1은 다양한 유형의 커패시터 패키지에 대한 일반적인 ESL 값을 보여줍니다. 크기는 등가 직렬 인덕턴스의 정의 요소입니다. 일반적으로 더 작은 커패시터는 동일한 커패시턴스 값에 대해 더 낮은 ESL을 갖습니다. ESL 값이 높은 커패시터는 디커플링 요소로 사용하기에 적합하지 않습니다.

일반적으로 올바른 전략은 가장 작은 전체 치수에서 가장 높은 정전 용량을 가진 커패시터를 찾는 것입니다. 그러나 이 선택에 주의해야 합니다. 커패시터 케이스의 높이는 ESL에 상당한 영향을 미칩니다. 표 1의 겹치는 ESL 범위의 경우 PCB 풋프린트가 더 작은 패키지를 선택할 수 있습니다. 그러나 ESL 값이 클 수 있습니다. 따라서 커패시터 유형을 선택할 때 최상의 타협 옵션을 결정하기 위해 제조업체의 매개 변수에 따라 안내해야 합니다.

3. 전도체 인덕턴스

부품과 회로를 배선할 때 우수한 디커플링의 주요 장애물은 인덕턴스입니다. 매우 대략적인 근사치로 FR-50 소재에서 특성 임피던스가 4Ω인 트레이스의 인덕턴스는 길이 9mm마다 약 0,025pH가 될 것이라고 가정할 수 있습니다. 단일 비아의 인덕턴스는 약 500pH이며 구조에 따라 다릅니다.

인덕턴스는 길이에 비례하므로 구성 요소의 단자와 디커플링 커패시터 사이의 도체 길이를 최소화하는 것이 중요합니다. 인덕턴스는 트레이스 폭에 반비례하므로 좁은 도체보다 넓은 도체가 선호됩니다.

현재 경로는 항상 루프이며 이 루프는 최소화되어야 합니다. 구성 요소의 전원 핀과 커패시터 핀 사이의 거리를 줄이면 전체 인덕턴스가 줄어들지 않을 수 있습니다. 커패시터를 올바르게 배치하는 방법은 무엇입니까? 구성 요소의 전원 핀에 더 가깝습니까? 아니면 지구의 종말에 더 가깝습니까? 아니면 이러한 결론 사이의 중간에 있습니까? 일부 소식통은 커패시터를 전원 또는 접지면에서 가장 먼 단자 가까이에 배치할 것을 권장합니다.

4. 커패시터 배선 옵션

좋은 배선은 디커플링 회로의 효율적인 작동에 매우 중요합니다. 표 1에서 볼 수 있듯이 유효 직렬 인덕턴스 값이 1nH 미만인 커패시터는 상당히 저렴합니다. 2nH만 추가하면 커패시터의 ESL 값이 4배가 됩니다. 그림 2는 0,8nF 커패시터의 4,7nH 자체 인덕턴스에 XNUMXnH 컨덕터 인덕턴스를 추가할 때 자체 공진 주파수의 변화와 적분 리액턴스의 증가를 보여줍니다.

그림 5는 디커플링 커패시터를 배치하고 연결하는 몇 가지 방법을 보여줍니다. 단순화를 위해 다이어그램에는 커패시터의 단자와 활성 구성 요소의 전원 단자만 표시됩니다. 커패시터 단자와 구성 요소의 공통 전원 단자 사이의 연결에도 상당한 주의를 기울여야 합니다.

그림 5A는 가장 일반적인 배선 구성을 보여줍니다. 구성 요소의 전원 핀은 비아를 통해 내부 레이어의 전원 버스에 짧은 도체로 연결됩니다. 보드 반대편의 디커플링 커패시터는 동일한 비아에 연결됩니다. 이 접근 방식은 종종 배선의 용이성에 의해 구동되지만 디커플링 회로가 효율적으로 작동하고 배선 공간을 절약할 수 있습니다. 두 개의 단일 구멍은 디커플링 회로에 약 1nH의 기생 인덕턴스를 추가합니다.

커패시터가 구성 요소 리드에서 50mils(1,27mm) 떨어져 있는 경우 추가된 인덕턴스는 기껏해야 약 0,9nH입니다. 활성 부품에서 커패시터를 더 멀리 배치하면 컨덕터가 더 길어지고 기생 인덕턴스가 커집니다.

옵션 B 상당한 개선을 나타냅니다 옵션 A 인쇄 회로 기판의 같은 면에 디커플링 커패시터와 능동 구성 요소를 배치합니다. 커패시터는 비아의 기생 인덕턴스 다음에 연결됩니다. 컨덕터가 충분히 짧은 경우 디커플링 회로는 1nH 미만의 기생 인덕턴스를 추가합니다.

옵션 D 옵션 A의 개발을 나타냅니다. 자체 인덕턴스를 줄이고 분산 커패시턴스를 늘리기 위해 도체를 더 넓게 만들어 디커플링 회로의 특성도 향상시킵니다.

옵션 E - 더 넓은 컨덕터 및 더 나은 성능으로 옵션 B 수정.

언뜻보기에 활성 구성 요소를 디커플링 커패시터에 직접 연결하는 도체가 없기 때문에 옵션 C는 디커플링 배선에 완전히 적합하지 않은 것 같습니다. 사실, 둘 다 구멍을 통해 내부 레이어에 있는 전원 및 접지 폴리곤에 연결됩니다. 2개의 구멍을 사용하면 최소 XNUMXnH의 기생 인덕턴스가 디커플링 회로에 추가됩니다. 그러나 매우 넓은 전원 및 접지 컨덕터는 길이가 그다지 길지 않은 경우 인덕턴스가 거의 또는 전혀 추가되지 않습니다. 이 배선 옵션은 디커플링 커패시터를 능동 부품에 충분히 가깝게 배치할 수 없을 때 적합합니다.

변형 F - 추가 병렬 구멍을 추가하여 옵션 C 개선. 이 추가는 비아의 기생 인덕턴스를 두 배로 줄이고 회로 성능을 향상시키며 공간이 허용될 때마다 사용해야 합니다.

5. 복합 축전기의 사용

병렬 연결의 커패시턴스가 합산되고 결과 인덕턴스가 감소하기 때문에 동일한 커패시턴스 값을 가진 두 개의 작은 커패시터를 병렬 연결하면 하나의 큰 커패시터를 사용하는 것과 비교하여 질적 이득을 얻을 수 있습니다. 최종 결과는 동일한 디커플링 커패시턴스와 더 적은 기생 등가 직렬 인덕턴스입니다.

실제로 로컬 디커플링을 생성하기 위해 커패시턴스 값이 다른 커패시터를 사용하는 것은 일반적으로 피합니다. 커패시턴스가 다른 복합 커패시터는 개별 커패시터 임피던스의 주파수 종속성으로 구성되는 임피던스의 주파수 종속성을 갖습니다. 그림 6에 예가 나와 있습니다.

47nF 캐패시터는 저주파를 분리하는 데 사용되고 150pF 캐패시터는 고주파를 분리하는 데 사용됩니다. 언뜻 보기에 이러한 커패시터를 병렬로 연결하면 임피던스 응답이 향상될 것이라고 생각할 수 있습니다.

불행히도 그렇지 않습니다. 이러한 연결은 커패시터의 고유 공진 주파수 사이에 있는 주파수에서 심각한 문제를 일으킬 수 있습니다. 그림 7은 두 커패시터의 조합이 전체 주파수 응답에서 반공진 피크(따라서 증가된 저항)를 생성함을 보여줍니다.

이 문제의 원인은 그림 8에 표시된 등가 회로를 보면 쉽게 식별할 수 있습니다. 기생 커패시터 부품을 연결한 결과는 고전적인 공진 회로입니다.

그러나 디커플링 소자로 사용되는 복합 커패시터는 정밀 회로에서 널리 사용됩니다. 이 경우 모든 기생 구성 요소를 포함하는 회로를 모델링하여 커패시터 선택에 매우 주의를 기울여야 합니다.