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라디오 전자 및 전기 공학의 백과사전 간단한 중파 주파수 합성기. 무선 전자 및 전기 공학 백과사전
이 신디사이저를 개발할 때 저자는 기술적 특성을 희생하지 않고 회로와 디자인을 최대한 단순화하려고 노력했습니다. 제안된 합성기는 [1]에서 제안된 흥미로운 주제의 개발 과정에서 개발되었습니다. 불행히도 "금 채굴자"의 활발한 활동으로 인해 광범위한 무선 아마추어가 거기에 설명된 신디사이저의 제조가 어려워지고 DIP 패키지의 금이 없는 미세 회로로 전송되면 장치의 크기가 크게 늘어납니다. 또한 많은 무선 아마추어, 특히 초보자와 산업 중심지에서 멀리 떨어져 사는 사람들에게 도금 구멍이 있는 양면 인쇄 회로 기판을 제조하는 것은 어려운 문제입니다. 낮은 "비원형" 주파수를 갖는 석영 공진기를 검색하는 것도 삶을 더 쉽게 만들어주지는 않습니다. 고려 중인 합성기는 금이 없는 패키지의 CMOS 마이크로 회로에 위상 고정 루프(PLL)가 있고 널리 사용되는 1MHz 석영 공진기를 사용하는 고전적인 방식에 따라 제작되었습니다. 주요 기술 특성
합성기의 블록 다이어그램이 그림에 나와 있습니다. 1. 전압 제어 발진기(VCO)는 출력과 동일한 주파수에서 작동합니다. 이 발생기의 주파수 설정 회로에는 인덕터가 포함되어 있지 않고 발생기 자체가 거의 전체가 하나의 마이크로 회로 내부에 위치하므로 픽업 안정성이 보장됩니다.
펄스 셰이퍼(PI)는 오픈 드레인과 최대 200V의 허용 전압을 갖춘 단일 사이클의 강력한 출력을 제공합니다. 부하와의 최적 매칭을 위해 셰이퍼는 출력 펄스의 지속 시간을 조정하는 기능을 제공합니다. 100Hz의 예시적인 기준 주파수 신호는 1MHz의 수정 발진기(KG)의 주파수를 10000으로 나누어 얻습니다. 합성기의 출력 신호 스펙트럼에는 필연적으로 주 출력 주파수의 값입니다. 통신 장비에서 이것이 허용될 수 있다면 방송 송신기의 경우 진폭 감지 중에 오디오 주파수 신호를 생성하는 스펙트럼 구성 요소의 존재는 허용되지 않습니다. 따라서 비교 빈도는 음조 상 영역 또는 하위 음조 영역에서 선택되어야 합니다. 우리의 경우에는 수신된 음성 및 음악 신호의 품질을 저하시키지 않고 수신기의 사후 감지 필터에 의해 100Hz가 쉽게 억제되므로 두 번째 옵션이 채택되었습니다. 주파수 위상 검출기(PFD)는 100Hz 기준 신호를 VCO 주파수를 먼저 9로 나눈 다음 가변 분할 계수 분배기(CVD)를 사용하여 1610-2000으로 나누어 얻은 동일한(캡처 모드에서) 주파수의 신호와 비교합니다. 출력 주파수의 설정 값에 따라 XNUMX. 비교된 신호의 주파수 및 위상 불일치 부호에 따라 PFD는 VCO의 주파수를 높이거나 낮추는 제어 신호를 생성합니다. PLL의 동적 특성을 최적화하는 PIF(Proportional Integrating Filter)를 통해 제어 전압이 VCO에 인가됩니다. VCO 주파수를 9로 예비적으로 나누는 데에는 두 가지 이유가 있습니다. 먼저 9kHz 간격의 주파수 그리드를 구해야 한다. 둘째, DPKD에 사용되는 KA561IE15A 칩의 최대 작동 주파수는 1,5MHz입니다.
합성기의 개략도가 그림에 나와 있습니다. 2. 여기에 사용되는 모든 디지털 미세 회로는 중소 통합 정도의 CMOS 구조입니다. K561 및 KR1561 시리즈의 마이크로 회로는 2 ... 3V의 공급 전압에서 최대 3 ... 15MHz의 주파수에서 작동 가능합니다. 동적 모드에서 소비하는 전류는 몇 밀리암페어를 초과하지 않습니다. KG는 DD1 칩으로 만들어졌습니다. 튜닝 커패시터 C4는 1 ... 1Hz보다 나쁘지 않은 정확도로 생성 주파수를 2MHz로 설정합니다. 100Hz 주파수의 예시적인 신호를 얻기 위해 KG 출력의 펄스가 이진 카운터 DD4의 입력 C로 공급됩니다. 여기에 사용된 K561IE16 칩은 14비트 바이너리 카운터입니다. 필요한 분할 계수 10000은 다이오드 VD5-VD3 및 저항 R7의 논리 노드 7I를 사용하여 얻습니다. 카운팅 프로세스 중에 다이오드가 연결된 모든 카운터 출력에 하이 로직 레벨이 존재할 경우 입력 R의 레벨도 하이가 되어 카운터를 초기 XNUMX 상태로 설정한 다음 펄스 카운팅 프로세스가 시작됩니다. 반복됩니다. 다이어그램에 표시된 다이오드 연결의 분할 계수는 K와 같습니다.д = 16+256+512+1024+8192= 10000. VCO 및 FFD는 DD2 KR1561GG1 칩에 있습니다. VCO 튜닝 범위 주파수의 극값은 저항 R1, R2, C1에 의해 설정됩니다. 주파수는 IG 입력(마이크로 회로의 핀 9)의 전압에 의해 조정됩니다. 위 요소를 선택하기 위한 초기 데이터는 합성기의 주파수 범위 1,449.1,8MHz와 VCO 매개변수의 확산이며, 이는 마이크로 회로의 인스턴스마다 최대 20%에 도달할 수 있습니다. 따라서 최소 0,36MHz의 튜닝 마진이 필요합니다. 어느 정도 여유를 두고 VCO를 1.2,2MHz 범위로 조정해야 한다고 가정하겠습니다. 이 범위의 하한(IG 입력의 2 전압에서)은 저항 R1에 의해 설정되고, 상한(공급 전압과 동일한 제어 전압에서)은 저항 R2 및 R5의 총 저항에 의해 설정됩니다. VCO의 작동은 INH 입력(핀 XNUMX)의 낮은 논리 레벨에 의해 활성화됩니다. PFD에는 두 개의 입력 IC 및 IS(핀 3 및 14)와 출력 Q1(핀 13)이 있습니다. PIF R1R4C3를 통한 출력 Q2의 오류 신호는 VCO IG의 제어 입력으로 공급됩니다. PIF는 PLL 루프에서 매우 중요한 부분입니다. 일반적으로 이 필터의 계산은 상당히 복잡하며 자동 제어 이론에 대한 지식이 필요합니다[2]. 아마추어 무선 실습의 경우 KR14046GG1561의 외국 아날로그인 MC1B 칩의 기준 자료에 제공된 비율을 사용하여 계산하면 매우 만족스러운 특성이 제공됩니다.
여기서 N은 PLL 루프에서 작동 주파수의 분할 계수입니다. 에프최대 그리고 f분 - VCO 튜닝의 경계 주파수; 3000옴 - PFD 출력 임피던스. VCO 출력에서 작동 주파수 신호는 FI와 주파수 분배기에 9로 공급됩니다. 후자는 DD5 K561IE14 칩과 K3.1LN561 칩의 DD2 요소에서 만들어집니다. K561IE14 XNUMX자리 가역 카운터는 XNUMX진수(입력 B의 높은 레벨) 또는 XNUMX진수(입력 B의 낮은 레벨)로 작동할 수 있습니다. 카운트 방향은 입력 U의 레벨에 따라 설정됩니다(높음 - 증가, 낮음 - 감소). 카운팅 펄스는 입력 C에 공급되고 카운터의 상태는 상승하는 하락에 따라 변경됩니다. PI 입력이 Low일 때 카운팅이 활성화됩니다. 입력 S를 사용하면 입력 D1-D8의 1비트 코드를 카운터 트리거에 비동기식으로 쓸 수 있습니다. 별도 입력의 카운터에는 초기 설정이 없으므로 이 기능은 입력 D8-DXNUMX(카운트 업 모드)에서 낮은 레벨의 입력 S에 의해 수행됩니다. 업 카운팅 모드에서는 누적 개수가 최대치(다운 카운팅 모드에서는 최소치)에 도달하면 캐리 출력이 Low가 됩니다. 우리의 경우 카운터는 3.1진수 모드에서 증가하도록 작동합니다. XNUMX번째 펄스가 도착하면 인버터 DDXNUMX을 통한 전송 출력의 신호가 강제로 카운터를 XNUMX으로 설정합니다. 카운터 출력 4에서 신호는 DPKD - 칩 DD6 KA561IE15A로 이동합니다. 여기에는 카운팅 펄스 입력 C, 1개의 제어 입력 K2, K3, K1, L, 분할 계수 설정을 위한 8000개의 3-21327 입력 및 1개의 출력이 있습니다. 나누기 계수는 8000~16659 범위에 있을 수 있으며 이를 설정하는 방법에는 여러 가지가 있습니다. 합성기는 가장 간단하고 편리한 방법을 사용합니다. 계수는 입력 XNUMX-XNUMX에 적용된 이진수 코드로 설정됩니다. 그러나 이 경우 가능한 최대값은 XNUMX입니다. 이 방법을 사용하려면 입력 K1과 L을 서로 다른 논리 레벨(낮음과 높음 또는 높음과 낮음)로 설정해야 하고 입력 K3을 낮음으로 설정해야 합니다. 입력 K2는 카운터를 초기 상태로 설정하는 역할을 하며, 이는 펄스 카운트의 세 주기 동안 이 입력에서 낮은 레벨로 발생합니다. 높은 수준에서 카운터는 주파수 분배기 모드에서 작동합니다. 입력 1-8000에서 원하는 레벨은 스위치 SA1 및 SA2에 의해 설정됩니다. 공통 와이어에 연결된 접점은 마이크로 회로의 해당 입력에서 낮은 레벨에 해당하고 프리 레벨에서는 높은 레벨에 해당합니다(저항 R8-R15에 의해 지원됨). FI를 사용하면 합성기에 연결된 부하에 최적인 출력 펄스의 지속 시간을 설정할 수 있습니다(예: 중간 증폭기가 없는 출력 회로(송신기의 회로는 [3]에 제공됨)). . FI는 논리 인버터 DD3.2-DD3.6, 다이오드 VD2, 트리머 저항 R6, 트랜지스터 VT1-VT3을 기반으로 구축되었습니다. 트랜지스터 VT1 및 VT2의 이미 터 팔로워는 전계 효과 트랜지스터 VT3의 게이트 커패시턴스를 충전 및 방전하는 기간을 줄여 켜기 및 끄기 속도를 높입니다. DD3.3-DD3.6 요소의 입력 커패시턴스 충전은 VD2 다이오드의 낮은 동적 저항을 통해 빠르게 발생하며, 튜닝 저항 R6을 통해 방전은 상대적으로 느립니다. 방전 기간과 이로 인해 생성된 펄스의 기간은 저항 R6의 입력 저항에 따라 달라집니다. 신디사이저의 설계 및 조정 합성기는 1,5mm 두께의 단면 인쇄 회로 기판에 만들어집니다(그림 3).
이는 레이저 프린터로 출력한 도체 패턴을 호일 표면에 열전사하여 만들어집니다. 스위치로 연결되는 전선을 위한 보드의 장착 구멍 번호는 다이어그램에 있는 하니스의 전선 번호와 일치합니다. 이 구멍과 전원 및 부하 와이어용 구멍에 장착 핀을 설치하는 것이 좋습니다. 트랜지스터 VT3 및 전압 조정기 DA1은 그림에 표시된 도면에 따라 알루미늄 시트로 만들어진 일반 방열판(열전도 페이스트 KPT-8로 시트에 윤활유를 바르는 것을 잊지 마십시오)에 있습니다. 4. 트랜지스터 VT3은 절연 개스킷을 통해 방열판에 설치해야 합니다. 방열판의 긴 암은 와이어 클램프로 보드에 고정됩니다.
고정 저항기 - MLT 또는 이와 유사한 것. 트리머 저항 R6 - SP3-38a. 커패시터 C2(예: K73-24일 수 있음)는 유기 유전체를 사용해야 합니다. 커패시터 C4 - 트리머 KT4-24. 커패시터 C1, C3, C7-C10 - 적합한 크기의 세라믹. 산화물 커패시터는 크기와 정격 전압이 모두 적합합니다.
KA561IE15A 칩은 564IE15로 대체 가능하지만, 아쉽게도 금이 포함되어 있어 가격이 더 비쌉니다. 그림 5의 사진에 표시된 합성기에 설치된 미세 회로입니다. 561. K7LA561 대신 K5LE1는 회로와 보드를 변경하지 않고 작동합니다. 트랜지스터 VT2, VTXNUMX - 적절한 구조의 저전력 실리콘. 스위치 SA1 및 SA2 - P2G-3, 각각 4P4N 및 10P4N 또는 위치 및 방향 수에 적합한 기타 비스킷. 석영 공진기 - RG-06 또는 RK170. 알려진 양호한 요소로 정확하게 조립된 합성기는 조정이 필요하지 않으며 ± 4Hz의 정확도로 튜닝 커패시터 C2를 사용하여 수정 발진기의 주파수를 설정하기만 하면 됩니다. DD11 칩의 핀 1에서 제어됩니다. 튜닝 저항 R6은 안테나 등가물에서 왜곡되지 않은 최대 반송파 신호를 달성하는 데 사용됩니다. PS 전력 증폭기가 있는 송신기에서 합성기 보드는 PLL 오작동으로 이어질 수 있는 VCO 간섭을 방지하기 위해 잘 차폐되어야 합니다. 문학
저자: E. Golomazov, M. Doutaliev, B. Kanaev
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