주파수 분배기 5000. 구성표, 설명

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트랜시버에 디지털 스케일을 사용하면 주파수를 읽을 때 작업자의 편안함이 향상될 뿐만 아니라 간단한 방법으로 DAC 시스템을 사용하여 VFO 주파수의 안정성을 크게 높일 수 있습니다. 디지털 스케일에는 일반적으로 펄스가 계산되는 정확한 시간 간격을 얻는 데 필요한 수정 발진기와 주파수 분배기가 포함됩니다. 원칙적으로 이 발생기는 트랜시버에 자체 석영 국부 발진기가 있다는 사실을 활용하여 디지털 규모에서 제외되고 단순화될 수 있습니다. 이 경우 공통 발생기가 사용되므로 모든 펄스 신호가 자동으로 동기화됩니다. 또한 장치의 발전기 수가 적을수록 고조파 및 영향을 받는 주파수가 줄어들고 설계가 더 단순해집니다. 즉, 무선 구성 요소가 확실히 절약됩니다.

많은 트랜시버(예: UW3DI)는 500kHz 주파수의 로컬 발진기를 사용합니다. 신호가 디지털 스케일에 적용되면 먼저 주파수를 5000으로 나눈 후 100Hz의 안정적인 반복 주파수를 갖는 펄스를 얻습니다. 이는 대부분의 경우 계산 시간 간격을 형성하는 데 필요합니다.

5000으로 주파수 분배기
그림. 1

그림 561에 표시된 회로에 따라 K16IE1 이진 카운터에 이러한 계수를 사용하여 주파수 분배기를 쉽게 구축할 수 있습니다. XNUMX. 디케이드 카운터에서 동일한 계수를 갖는 일반 분배기보다 훨씬 적은 수의 미세 회로를 사용합니다.

주파수가 1kHz인 입력 증폭기-펄스 셰이퍼가 트랜지스터 VT500에 조립됩니다. DD1 칩(직렬 캐리 기능이 있는 14비트 바이너리 카운터)에는 초기 상태 설정 R과 카운팅 C의 두 가지 입력이 있습니다. 후자는 트랜지스터 VT1의 컬렉터로부터 펄스를 수신합니다. 하강 에지로 계산됩니다(높은 논리 수준에서 낮은 논리 수준으로 변경). 카운터 트리거는 높은 논리 레벨 신호가 R 입력에 적용될 때 원래의 XNUMX 상태로 돌아갑니다.

요소 DD2.1, DD2.2 및 DD3.1의 AND 논리 노드에는 나누기 계수의 이진 표현에 있는 입력 수만큼 많은 입력이 있어야 합니다. 우리의 경우 5000₁₀= 1001110001000₂, 논리 노드의 입력은 출력 2에 연결되어야 합니다.³ (8), 2⁷ (128), 2⁸(256), 2⁹ (512) 및 2¹² (4096). 지수는 나눗셈 계수의 이진 표현에서 숫자의 서수(최하위 5000으로 시작)에 해당합니다. 이 경우 사용된 숫자의 가중치 합계는 지정된 나누기 계수인 3.1과 같습니다. 카운터에 의해 누적된 수가 이 값에 도달하면 요소 DDXNUMX의 출력 레벨과 카운터 입력 R의 레벨이 높아지고 카운터가 재설정되고 계산 주기가 처음부터 시작됩니다.

비슷한 방식으로 K561IE16 칩에서 최대 2의 임의 분할 계수를 사용하여 주파수 분배기를 구축할 수 있습니다.¹⁴-1(16383). 9V 공급 전압에서 최대 작동 주파수는 4MHz(실제로는 조금 더 높음)라는 점을 고려해야 합니다. 이 전압에 비례하여 변화합니다.

5000으로 주파수 분배기
그림. 2

K561IE16 마이크로 회로에는 가중치 2의 두 트리거를 제외하고 모든 카운터 트리거의 출력이 있습니다.¹ (2) 및 2² (4). 필요한 분할 계수를 구현하기 위해 이러한 출력이 필요한 경우 K561IE16(DD1) 카운터와 병렬로 다른 낮은 비트 이진 카운터를 연결하여 구성할 수 있습니다. 예를 들어, 그림에 표시된 것처럼 2, K561IE10 칩(DD4.1)의 카운터 중 하나입니다. 카운터 DD1과 동기식으로 작동할 때 해당 출력의 가중치는 2입니다.⁰ (1), 2¹ (2), 2²(4) 및 2³(8).

커패시터 C2는 전원이 켜질 때 처음에 미터를 재설정하는 역할을 합니다. 다이오드 VD2, VD3 및 저항기 R3은 OR 노드를 형성하며, 이는 전원이 켜지고 요소 DD3.1의 출력에서 나올 때 카운터 입력 R에서 제로화 펄스를 논리적으로 합산합니다.

전원을 끈 후 커패시터 C2의 방전 시간은 몇 분에 달할 수 있습니다. 이를 줄이려면 필요한 경우 2MΩ 저항을 커패시터 C1와 병렬로 연결하는 것이 좋습니다.

저자: 올가 레즈나야

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